Міністерство освіти, культури, спорту, науки і технологій Японії (MEXT) оголосило про плани побудувати наступника суперкомп’ютера “Фугаку”.
Розробку нової системи почнуть наступного року Інститут фізико-хімічних досліджень (RIKEN) і компанія Fujitsu, як повідомляє Nikkei.
Новий суперкомп’ютер буде здатний виконувати завдання, пов’язані зі штучним інтелектом, із продуктивністю 50 екзафлопс, а в окремих випадках його потужність може досягати рівня зеттафлопс. Це означає, що система зможе обробляти один секстильйон операцій на секунду. Якщо Японії вдасться створити такий суперкомп’ютер до 2030 року, він стане найпотужнішим у світі.
Кожен обчислювальний вузол нового суперкомп’ютера Fugaku Next матиме пікову продуктивність у кілька сотень терафлопс для обчислень з подвійною точністю (FP64), близько 50 петафлопс для обчислень з точністю FP16 і до 100 петафлопс для обчислень з 8-бітною точністю. Пам’ять HBM забезпечить пропускну здатність у кілька сотень терабайт на секунду. Для порівняння, нинішній “Фугаку” показує 3,4 терафлопса під час обчислень із подвійною точністю і 13,5 терафлопса за половинної точності, з пропускною здатністю пам’яті 1 терабайт на секунду.
На перший рік розробки нового суперкомп’ютера міністерство виділить 4,2 мільярда ієн (близько $29 млн), а загальний бюджет проекту складе понад 110 мільярдів ієн (приблизно $761 млн). Керувати проектом буде RIKEN, один із провідних наукових інститутів Японії, при цьому акцент буде зроблено на використання японських технологій. Основна частина розробки обладнання ляже на компанію Fujitsu. Хоча конкретні деталі архітектури Fugaku Next поки не розкриваються, передбачається, що система може використовувати центральні процесори зі спеціалізованими прискорювачами або комбінацію центральних і графічних процесорів.
Якщо новий суперкомп’ютер працюватиме на процесорах Fujitsu, вони, найімовірніше, будуть оснащені до 150 ядрами Armv9. Ці процесори будуть виконані у вигляді багатошарових чіпів з модулями SRAM і інтерфейсами введення-виведення, що підтримують пам’ять DDR5 та інтерфейси PCIe 6.0 і CXL 3.0 для підключення прискорювачів і периферійних пристроїв. Виробництво чіпів планується за 2-нм техпроцесом TSMC. Можливий і варіант зі ще більш передовою технологією, аж до 1-нм техпроцесу.